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【視頻】基于FPGA的實時金融指數(shù)行情并行計算

技術(shù)原理：（1）系統(tǒng)結(jié)構(gòu)圖，主要由數(shù)據(jù)接收模塊、股票信息并行處理模塊、數(shù)據(jù)發(fā)送模塊組成。數(shù)據(jù)接收模塊主要負責協(xié)議包的跨層解析以及包過濾。股票信息并行處理模塊是整個系統(tǒng)的算法核心，采用高速并行方式分析股票信息，計算相關(guān)指數(shù)，并通過數(shù)據(jù)發(fā)送模塊快速發(fā)布。在股票信息并行處理模塊中，算法定向單元負責調(diào)度下層的異構(gòu)邏輯塊，異構(gòu)邏輯塊通過同構(gòu)邏輯晶格完成最基礎(chǔ)的數(shù)據(jù)計算。在股票信息并行處理模塊中，將所有的數(shù)據(jù)存儲于FPGA內(nèi)部的分布式RAM中，突破了IO傳輸?shù)钠款i。（2）為了便于用戶自定義計算規(guī)則和業(yè)務擴展，從設(shè)計架構(gòu)上采用讀入配置文件的方式并且提供擴展空間，實現(xiàn)配置性和擴展性。可配置性：為用戶設(shè)計圖形化的配置界面軟件，當軟件接受用戶計算請求后會自動生成相應的配置文件，來配置FPGA中的配置寄存器，實現(xiàn)不同要求不同需求、不同用途的運算?？蓴U展性：在系統(tǒng)設(shè)計中，預留新合約擴展空間，以哈希表等數(shù)據(jù)結(jié)構(gòu)存儲運算。運算過程中，行情數(shù)據(jù)包到來時，F(xiàn)PGA會通過哈希函數(shù)查找哈希表，確定數(shù)據(jù)的有效性和計算規(guī)則，進行邏輯判斷進行選擇。（3）在數(shù)據(jù)分析獲取過程中，以太網(wǎng)的協(xié)議解析占據(jù)了很大的時間比例。如果采用一般的軟件解包方法，時間一般延遲包括每一網(wǎng)絡(luò)層的解包時間和中間數(shù)據(jù)的傳輸時間，時間延遲可達毫秒級甚至更高。考慮到降低整個系統(tǒng)的數(shù)據(jù)傳輸延遲，進而提升處理性能，提出以下兩種解決方案。1）使用FPGA集成的可配置IP核。FPGA的IP核基于硬件原理實現(xiàn)，在數(shù)據(jù)傳輸延遲和網(wǎng)絡(luò)數(shù)據(jù)解包能力上都大大優(yōu)于傳統(tǒng)的軟件處理過程，而且極大縮短了開發(fā)周期，其可靠性，可配置性，通用性都相當出色。適合在項目的中前期作為數(shù)據(jù)輸入的模擬測試。但是具體面向此項目IP核也會有自身的冗余，在MAC層不能進行自定義的協(xié)議解析，總的延遲大約在幾十微秒至幾百微秒。 2）針對本應用設(shè)計基于跨層解析的以太網(wǎng)數(shù)據(jù)分析模型。由于套利計算的數(shù)據(jù)源的包格式固定，封裝簡單，而且屬于旁路數(shù)據(jù)，完全可以自行設(shè)計針對本應用的專用數(shù)據(jù)解析功能部分，方案優(yōu)勢和創(chuàng)新點在于在MAC層跨層解析數(shù)據(jù)以及包過濾，數(shù)據(jù)接收與解析時間重疊。采用狀態(tài)機逐層進行包過濾，在有限機器周期內(nèi)便可獲得需要計算的數(shù)據(jù)，時間延遲可控制在微秒級。 基于FPGA的硬件以太網(wǎng)協(xié)議跨層解析能夠降低傳統(tǒng)軟件協(xié)議棧的數(shù)據(jù)包處理固有延遲（可能占據(jù)整個延遲的80%以上開銷），大大提高數(shù)據(jù)獲取和預處理效率?；贔PGA的硬件跨層協(xié)議解析與包過濾技術(shù)

發(fā)表于：6/6/2012