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泛林集團(tuán)計算產(chǎn)品部副總裁David Fried博士：晶體管與IC架構(gòu)的未來 [電子元件][其他]

泛林集團(tuán)計算產(chǎn)品部副總裁David Fried接受了行業(yè)媒體Semiconductor Engineering (SE)的采訪，探討并分享他對于芯片縮放、晶體管、新型架構(gòu)和封裝等話題的看法。以下內(nèi)容節(jié)選自采訪原文。

發(fā)表于：6/8/2021

在后疫情時代替換觸控屏幕[顯示光電][消費電子]

新冠已經(jīng)永久改變了我們的世界，在我們開始迎接挑戰(zhàn)以面對新的現(xiàn)實生活時，許多領(lǐng)域會與之前完全不同。

發(fā)表于：6/8/2021

需要備用電源？保持電源連續(xù)性[電源技術(shù)][工業(yè)自動化]

電子系統(tǒng)需要其他形式的電源，以便在主電源中斷時有電可用。

發(fā)表于：6/8/2021

Vicor 發(fā)布針對汽車、高性能計算及機器人在疫情下的發(fā)展預(yù)測[電源技術(shù)][汽車電子]

因疫情原因改變了大家的習(xí)慣、優(yōu)先次序被重新定義，這些推動了創(chuàng)新加速。Vicor 的專家列舉了一些示例，表明現(xiàn)有趨勢將大幅加快并重點關(guān)注高效、緊湊、模塊化供電網(wǎng)絡(luò) (PDN) 的使用與發(fā)展。

發(fā)表于：6/8/2021

40年ALD積淀助力超越摩爾，思銳智能完成第一階段發(fā)展布局[EDA與制造][工業(yè)自動化]

業(yè)界主流的薄膜沉積工藝主要有原子層沉積(ALD)、物理式真空鍍膜(PVD)和化學(xué)式真空鍍膜(CVD)等。其中ALD屬于CVD的一種，是當(dāng)下最先進(jìn)的薄膜沉積技術(shù)。

發(fā)表于：6/7/2021

安富利：激光雷達(dá)進(jìn)入量產(chǎn)元年，將加快自動駕駛的商用進(jìn)程[MEMS|傳感技術(shù)][汽車電子]

　　跨界“造車”年年有，尤其今年特別多！繼小米高調(diào)官宣投資百億造車之后僅半個月，華為也與合作伙伴北汽聯(lián)合發(fā)布了采用自家技術(shù)平臺的新款車型——極狐阿爾法S華為HI版智能純電動轎車。

發(fā)表于：6/7/2021

如何采用人工智能規(guī)劃試點項目[模擬設(shè)計][智能電網(wǎng)]

　　人工智能（AI）為各行業(yè)領(lǐng)域的企業(yè)提供了發(fā)展和改善業(yè)務(wù)運營的機會。根據(jù)《財富商業(yè)見解》的調(diào)查，2019年全球人工智能市場規(guī)模為270億美元，這一數(shù)字預(yù)計到2027年將達(dá)到2670億美元。這表明很多企業(yè)致力于采用當(dāng)今時代這個最具生產(chǎn)力的技術(shù)。　　但是，實施人工智能戰(zhàn)略面臨著挑戰(zhàn)，特別是對于那些根本不知道從

發(fā)表于：6/3/2021

亞皮秒級激光回波半實物仿真系統(tǒng)關(guān)鍵技術(shù)研究[模擬設(shè)計][工業(yè)自動化]

激光回波仿真系統(tǒng)能夠根據(jù)所模擬的目標(biāo)生成高頻高精度模擬回波信號。提出一種激光回波仿真系統(tǒng)設(shè)計方案，系統(tǒng)中采用FPGA生成延時信號，可以對回波信號實現(xiàn)亞皮秒級的延時精度；對光纖通信協(xié)議進(jìn)行了優(yōu)化，用FPGA實現(xiàn)基于該協(xié)議的回波信號傳輸系統(tǒng)，擺脫了現(xiàn)有方案中對反射內(nèi)存卡的依賴性，提升了數(shù)據(jù)的刷新頻率。仿真結(jié)果表明，所設(shè)計的仿真系統(tǒng)數(shù)據(jù)傳輸速度達(dá)到1.6 Gb/s，回波精度達(dá)到125 ps，距離分辨率達(dá)到0.05 m。為基于激光陣列的高精度激光制導(dǎo)半實物仿真系統(tǒng)的研制奠定了基礎(chǔ)。

發(fā)表于：6/2/2021

一種G比特可變編碼調(diào)制的解調(diào)方法設(shè)計與實現(xiàn)[微波|射頻][通信網(wǎng)絡(luò)]

隨著衛(wèi)星通信技術(shù)的發(fā)展，寬帶頻譜越來越少，提高頻譜利用率就愈來愈重要，可變編碼調(diào)制技術(shù)(VCM)就是一種解決方案。根據(jù)DVB-S2標(biāo)準(zhǔn)中對調(diào)制信號的格式的定義，當(dāng)調(diào)制方式在QPSK、8PSK、16APSK、32APSK中切換時，幀頭和導(dǎo)頻仍然采用π/2BPSK進(jìn)行調(diào)制，基于此提出了對導(dǎo)頻和幀頭部分進(jìn)行高碼率可變編碼的載波同步和均衡處理，實現(xiàn)結(jié)果表明，能正常對不同調(diào)制方式進(jìn)行解調(diào)，同時保證在不同調(diào)制方式進(jìn)行切換時仍能穩(wěn)定完成解調(diào)，測試結(jié)果表明解調(diào)性能偏離理論值小于3 dB，由于只采用了一種載波同步方法和均衡方法，實現(xiàn)方法簡單，節(jié)省了FPGA資源。

發(fā)表于：6/2/2021

基于ZYNQ的PTP授時精度測量方法與實現(xiàn)[其他][航空航天]

針對PTP授時精度測量存在的困難，提出在ZYNQ SOC上用μCOS操作系統(tǒng)和LWIP協(xié)議棧，來實現(xiàn)PTP授時精度測量。該方法通過接收衛(wèi)星導(dǎo)航系統(tǒng)信號，得到準(zhǔn)確的系統(tǒng)時間和時鐘源差，利用硬件將系統(tǒng)時間同步至ZYNQ的納秒計數(shù)器。利用ZYNQ EMAC接口獲取PTP收發(fā)幀的觀測時間，并利用源差值實現(xiàn)對測量時間的補償，最終得到準(zhǔn)確的時間戳，進(jìn)而實現(xiàn)對待測PTP主時鐘授時精度測量。經(jīng)實際測試，利用該方法對PTP時鐘進(jìn)行測量，能夠獲得優(yōu)于10 ns的測量精度。

發(fā)表于：6/2/2021

基于FPGA的PIE編碼與UVM驗證平臺的設(shè)計[可編程邏輯][其他]

國際標(biāo)準(zhǔn)ISO/IEC18000-6規(guī)定脈沖間隔編碼(PIE)作為RFID數(shù)字基帶系統(tǒng)中閱讀器發(fā)送鏈路的編碼方式。采用Verilog語言對該模塊進(jìn)行設(shè)計，用QuartusⅡ軟件綜合并下載到FPGA開發(fā)板上，并使用SignalTapⅡ邏輯分析儀對信號進(jìn)行采集和分析。此外，在設(shè)計的基礎(chǔ)上添加了UART收發(fā)模塊，實現(xiàn)PC和FPGA板的通信。為了對PIE編碼進(jìn)行充分驗證，基于UVM驗證方法學(xué)和直接編程接口C(DPI-C)，設(shè)計并實現(xiàn)了一種高效且可復(fù)用的驗證平臺，驅(qū)動器和監(jiān)測器分別實現(xiàn)向DUT發(fā)送激勵及收集輸出結(jié)果的功能。參考模型與DUT的輸出結(jié)果在記分板中對比一致，功能覆蓋率達(dá)到了100%，提高了驗證效率及完備性。

發(fā)表于：6/2/2021

多通道SAR型數(shù)字變換器的設(shè)計與實現(xiàn)[其他][其他]

針對某項目多通道數(shù)字變換器的設(shè)計，提出了一種高可靠性、高精度的模數(shù)轉(zhuǎn)換方案。為完成12路傳感器信號的采集、4路電壓電流的采集，對硬件電路進(jìn)行了詳細(xì)的分析與優(yōu)化。待采集信號先后通過信號調(diào)理、模擬開關(guān)、分壓跟隨以及抗混疊濾波對其進(jìn)行處理，并對鏈路的建立時間進(jìn)行分析，最后采用逐次逼近型AD芯片進(jìn)行轉(zhuǎn)換，通過與上位機配合驗證數(shù)據(jù)的采集精度。經(jīng)過大量實驗數(shù)據(jù)驗證，采集精度均能優(yōu)于0.5%，達(dá)到任務(wù)要求。

發(fā)表于：6/2/2021

高速電力線載波信道分析模塊的設(shè)計與實現(xiàn)[其他][其他]

高速電力線載波信道噪聲環(huán)境復(fù)雜，而現(xiàn)有設(shè)備難以對載波信道噪聲采集和測量分析。為此，提出了一種高速電力線載波信道分析模塊，可實現(xiàn)現(xiàn)場噪聲高精度樣本采集、信道衰減特性測試等功能，并且可在實驗室測試環(huán)境中進(jìn)行噪聲回放，實現(xiàn)現(xiàn)場環(huán)境的真實模擬。首先介紹了分析模塊的硬件架構(gòu)組成，描述了FPGA邏輯電路的狀態(tài)機設(shè)計及嵌入式軟件設(shè)計方案，最后對研制的樣機進(jìn)行了測試，結(jié)果表明信道分析模塊能夠滿足設(shè)計要求的所有功能，解決了高速電力線載波通信芯片對抗噪聲技術(shù)研究和現(xiàn)場運維測試的難題。

發(fā)表于：6/2/2021

卷積編碼及Viterbi譯碼的低時延FPGA設(shè)計實現(xiàn)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

針對毫米波通信的高速率和低時延設(shè)計要求，設(shè)計實現(xiàn)1/2碼率(2，1，7)卷積碼的低時延譯碼。采用高度并行優(yōu)化實現(xiàn)框架、低延時的最小值選擇方式，獲得Viterbi硬判決譯碼算法的輸出。利用基于Xilinx公司的Artix7-xc7a200t芯片綜合后，譯碼器的數(shù)據(jù)輸出延時約89個時鐘周期，最高工作頻率可達(dá)203.92 MHz。結(jié)果表明，該譯碼器可支持吉比特級的數(shù)據(jù)傳輸速率，實現(xiàn)了低延時、高速率的編譯碼器。

發(fā)表于：6/2/2021

一種面向SRAM型FPGA的三模冗余分區(qū)自修復(fù)方法研究[其他][其他]

SRAM型FPGA的低成本及其現(xiàn)場可編程性使其在航空航天工業(yè)中很受歡迎。為解決FPGA受宇宙輻射引起的單粒子效應(yīng)(Single Event Effect，SEE)，常使用三模冗余(Triple Modular Redundancy，TMR)這一緩解技術(shù)。該技術(shù)通常與配置刷新技術(shù)一起用來加固基于SRAM的FPGA。傳統(tǒng)的TMR只能針對單個故障提供一次保護(hù)，而將三模冗余結(jié)構(gòu)進(jìn)行分區(qū)可以增強其環(huán)境適應(yīng)性。研究了一種將配置刷新和分區(qū)三模冗余結(jié)合的方法，并采用PRISM工具進(jìn)行模型驗證，結(jié)果表明該方法可以增強系統(tǒng)的可用性。

發(fā)表于：6/2/2021